在數字集成電路設計流程中，版圖設計是將邏輯電路轉化為物理實現的關鍵一步。反相器作為數字電路中最基本、最核心的單元，其版圖設計是初學者掌握版圖設計理念與工具的絕佳起點。本文將介紹如何使用業界主流的Cadence IC設計工具，完成一個簡單反相器的版圖設計。

一、設計準備與目標

在開始設計前，需明確設計目標：采用特定工藝（例如某180nm CMOS工藝），設計一個驅動能力適中的標準反相器。其原理圖通常由一個PMOS管和一個NMOS管組成，輸入端共用，輸出端連接兩管的漏極。我們需要在版圖設計中實現這一電氣連接，并滿足工藝設計規則（Design Rules），確保最終的可制造性和可靠性。

二、Cadence IC環境啟動與單元創建

1. 啟動Cadence Virtuoso，并建立或載入相應工藝的設計庫（Technology Library）。
2. 在庫管理器中，創建一個新的版圖單元視圖（Layout Cell View），命名為“INV”。

三、版圖繪制核心步驟

1. 繪制有源區（Active Area）：在版圖編輯窗口，選擇“Active”或“Diffusion”層，分別繪制PMOS和NMOS晶體管所需的有源區矩形。兩者之間需保持足夠的間距以滿足設計規則。

1. 繪制多晶硅柵極（Poly Gate）：選擇“Poly”層，繪制一個橫跨PMOS和NMOS有源區的長條形矩形，形成反相器的公共輸入端（柵極）。多晶硅與有源區相交的部分即定義了晶體管的溝道區域。

1. 繪制選擇層（Select/Implant）：分別繪制P型選擇層（P-Select）覆蓋PMOS有源區，以及N型選擇層（N-Select）覆蓋NMOS有源區，以定義阱內摻雜類型，從而區分PMOS和NMOS。

1. 繪制接觸孔與金屬連線：

• 電源與地：在PMOS有源區上端，通過“Contact”或“Via”層繪制接觸孔，并用第一層金屬（Metal1）連接到VDD電源線。在NMOS有源區下端，同樣繪制接觸孔并用Metal1連接到VSS（地）線。

• 輸入與輸出：在公共多晶硅柵極上打接觸孔，并用Metal1引出一段導線作為輸入端口（A）。在PMOS與NMOS有源區相鄰的區域（即兩管的漏極交匯處），繪制接觸孔，并用Metal1連接起來，形成輸出端口（Y）。

1. 添加N阱（N-Well）：PMOS管需要制作在N阱中。使用“NWell”層繪制一個矩形，完全包圍PMOS的有源區及其周邊區域，并確保與NMOS區域有足夠間隔。

1. 添加引腳標識（Pin）：使用“Pin”層或文本工具，為金屬連線上的輸入（A）、輸出（Y）、電源（VDD）和地（VSS）添加清晰的標簽，這些標簽將在后續的電路提取與驗證中使用。

四、設計規則檢查（DRC）

完成圖形繪制后，必須運行設計規則檢查。在Virtuoso中調用DRC工具，選擇對應的工藝規則文件。DRC工具會自動檢查版圖中所有幾何圖形的最小寬度、最小間距、包圍、延伸等規則是否違反。根據報告的錯誤與警告，逐一修改版圖，直至通過所有檢查（DRC Clean）。這是保證芯片能夠被成功制造的基礎。

五、版圖與電路圖一致性檢查（LVS）

LVS驗證是確保物理版圖與原始邏輯電路圖在電氣連接上完全一致的關鍵步驟。

1. 首先需要有一個正確的反相器電路圖（Schematic）。
2. 在LVS工具中，設置版圖網表提取和電路圖網表提取的路徑。
3. 運行LVS，工具會從版圖中提取出器件（兩個MOS管）及其連接關系，并與電路圖進行比對。
4. 如果LVS通過（Netlists match），表明版圖連接正確。如果失敗，需根據報告仔細排查是器件類型、尺寸不符，還是連接關系（如短路、開路）有誤。

六、后仿真考慮與完成

通過DRC和LVS后，一個可制造且連接正確的反相器版圖即告完成。為了評估其性能，可以進行寄生參數提?。ㄈ缡褂肦CX工具），生成包含寄生電阻電容的網表，并返回到仿真環境（如Spectre）中進行后仿真，觀察其瞬態響應、延遲和功耗，并與前仿真結果對比，以評估版圖引入的寄生效應影響。

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通過這個簡單的反相器版圖設計實踐，我們走完了從圖形繪制、設計規則遵守到電氣驗證的完整版圖設計子流程。它深刻體現了版圖設計不僅是“畫畫”，更是對工藝規則的嚴格遵守、對電氣連接的精確實現以及對電路性能的物理保障。掌握這一基礎單元的設計，為進一步學習更復雜的組合邏輯（如與非門、或非門）和時序邏輯（如觸發器）的版圖設計打下了堅實的基礎。